頭條 基于FPGA的ZUC算法快速實現研究 祖沖之（ZUC）算法是我國自主研發的商用序列密碼算法，已被應用于服務器實時運算和大數據處理等復雜需求場景，ZUC的高速實現對于其應用推廣具有重要的實用意義。基于此，針對ZUC適用環境的FPGA實現高性能要求，通過優化模乘、模加等核心運算，并采用流水化結構設計，在FPGA硬件平臺上實現了ZUC算法。實驗結果表明，ZUC算法核的數據吞吐量可達10.4 Gb/s，與現有研究成果相比，降低了關鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實現了良好的平衡，為ZUC算法的高性能實現提供了新的解決方案。 最新資訊 基于FPGA的視頻處理硬件平臺設計與實現 為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉換與疊加技術，該技術以FPGA為核心，搭配解碼電路及信號轉換電路等外圍電路，可實現XGA與PAL模擬視頻信號轉換為RGB數字視頻信號，并且與數字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結果表明，視頻轉換與疊加技術能夠滿足機載顯示器畫面顯示的穩定可靠、高度集成等要求，具備較高的應用價值。 發表于：11/13/2025 基于FPGA的多源數據融合目標檢測的研究與實現 隨著智能駕駛、機器人等技術的高速發展，在這些場景下常規的二維檢測算法并不能滿足環境感知的要求，需要三維目標檢測去獲得精準的環境信息。但是，目前大多主流的多源數據融合的三維目標檢測模型都依賴于高算力、高功耗的平臺，難以在性能較低的嵌入式平臺實現。針對這些問題提出了一種在低功耗的FPGA平臺上實現多源融合的三維目標檢測的方法，通過融合激光雷達點云與攝像頭圖像數據，來彌補點云特征信息的不足，以實現更高的準確率和檢測的穩定性。同時結合FPGA平臺的特點，對融合的特征進行篩選及處理，并結合量化策略對模型進行壓縮。經過實驗，融合方式明顯提升小物體的準確度，量化后的模型在三維檢測平均精度損失小于3%的情況下在端側FPGA平臺成功運行。 發表于：11/12/2025 基于RK3588與ZYNQ的雙光圖像處理平臺設計與研究 針對可見光成像、紅外成像在越來越多的場景得到應用，采用一體化設計理念，設計一款小型雙模成像圖像處理平臺。該雙光圖像處理平臺采用RK3588與ZYNQ作為主協處理器，可完成1080P可見光圖像與1 280×1 024分辨率非制冷紅外圖像的并行實時處理，在軟件算法的控制下可實時完成目標跟蹤識別。經實物樣機外場測試與高低溫測試，該平臺性能穩定可靠、結構緊湊，能夠滿足車載、船載、機載的多種應用場景需求。 發表于：11/12/2025 基于改進UNet的瀝青道路缺陷檢測系統的研究與實現 針對道路缺陷檢測中傳統方法泛化能力低、易受環境干擾，以及深度學習模型部署在計算平臺時存在的高功耗、低速度等問題，提出一種基于低功耗FPGA平臺的語義分割模型的加速與部署策略。首先，構建包含道路裂縫與坑洞的多源數據集，通過數據增強技術平衡樣本分布；其次，針對UNet模型的特征提取網絡與上采樣網絡分別進行通道裁剪，并結合量化技術將模型權重從FP32壓縮至INT8，進一步降低計算量；最后，利用Vitis AI工具鏈完成模型量化與編譯，部署至FPGA平臺，充分發揮其并行計算能力。實驗結果表明，優化后的模型在保證平均交并比（MIoU）損失小于5%的前提下，推理速度達到了17 ms，模型參數量與計算量大幅度降低，并且功耗顯著降低。該方法在邊緣端實現了高效、低功耗的道路缺陷檢測，為瀝青道路自動化養護評估提供了可行方案。 發表于：11/12/2025 基于CPU-FPGA協同架構的VoIP數據加密系統設計與實現 摘要：針對通信網絡飛速發展背景下VoIP面臨日益嚴峻的數據安全風險，提出并實現了一種基于CPU+FPGA軟硬件協同處理架構的VoIP數據加密方案，高效集成AES算法，對實時采集的VoIP話音流進行加密處理。搭建專用話音測試環境，采用主觀、客觀相結合方法對所設計的加密模塊在正常工作狀態下的性能及通話質量進行全面評估。測試結果表明，該加密方案在保障安全性的同時有效維持了通話質量。 發表于：10/29/2025 基于FPGA的ZUC算法快速實現研究 祖沖之（ZUC）算法是我國自主研發的商用序列密碼算法，已被應用于服務器實時運算和大數據處理等復雜需求場景，ZUC的高速實現對于其應用推廣具有重要的實用意義。基于此，針對ZUC適用環境的FPGA實現高性能要求，通過優化模乘、模加等核心運算，并采用流水化結構設計，在FPGA硬件平臺上實現了ZUC算法。實驗結果表明，ZUC算法核的數據吞吐量可達10.4 Gb/s，與現有研究成果相比，降低了關鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實現了良好的平衡，為ZUC算法的高性能實現提供了新的解決方案。 發表于：10/28/2025 基于FPGA的梳狀譜通信干擾信號設計與研究 為了有效測試通信電臺的實際抗干擾性能，提出了一種基于FPGA的高斯白噪聲梳狀譜干擾信號設計方案，相比傳統隨機相位調頻梳狀譜干擾，在對抗寬帶通信系統時干擾效果更強。該方案以FPGA為核心，通過改進Ziggurat算法和DDS技術實現梳狀譜干擾信號的生成，在滿足高速、高性能的同時，具有較強的靈活性。并通過DA芯片輸出，實現了3~11個梳狀譜信號的生成。實驗結果表明：生成的梳狀譜干擾信號頻率控制誤差小于0.001%，干擾效果量化一個指標。 發表于：9/17/2025 銀湖資本完成對Altera的51%股權收購 北京時間9月15日晚間，全球 FPGA 創新技術領導者 Altera 宣布，全球技術投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權的收購，該股權原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權，此舉也彰顯了雙方對 Altera 未來良好發展充滿信心。 發表于：9/16/2025 讓高性能計算芯片設計與CXL規范修訂保持同步 在當今的高性能計算領域，確保處理器、存儲和加速器之間快速可靠的通信對系統性能和可擴展性至關重要。因此，就誕生了Compute Express Link®（CXL®）標準：其目標是實現一致的內存訪問、低延遲的數據傳輸，以及不同先進架構之間的無縫互操作性。 發表于：9/8/2025 寒武紀史詩級大跌原因分析 9月4日，寒武紀（688256）再次大跌，最新收盤價1202，較前一交易日下跌203.00元，跌幅高達14.45%，日內市值蒸發超800億。 最近幾天，寒武紀大幅回落，而回調原因可能與科創50指數樣本及權重調整有關。根據上交所和中證指數公告，下一個指數定期調整將在9月12日收市后實施。 截至9月3日收盤，寒武紀在科創50指數中的權重為14.88%，已超過科創板系列指數10%的個股權重上限。9月12日收市后，可能將面臨被動下調權重。有基金經理接受采訪時稱，若寒武紀在科創50指數的權重被動下調至10%，相關ETF產品將被動調整持倉，從而對寒武紀股價產生影響。 發表于：9/5/2025 ?12345678910…?
